Verilog е сравнително прост език с малък брой функционални думи. Препоръчително е да го използвате в преподаването, тъй като основната структура е проста и достъпна. Verilog - специализиран език. VHDL и по-универсални, и то често се използва не само за цифрови модели схеми, но и за други модели. Но простотата и ефективността на този език е ясно загуба. Имайте предвид, че за описанието на промишлен дизайн в VHDL е необходимо значително повече знака. от Verilog.
Ако искате да започнете с един прост и след това изберете Verilog. Тя е синтаксис, подобен на езика на С. Verilog се смята за най-ефективни за обучение в първата фаза, тя има опростен дизайн, но ефективността на приложението не е по-малък от VHDL, която е по-сложна в броя на най-малко само от символи. И затова експертите съветват да се научат първо да Verilog.
VHDL (Много висока скорост на интегрални схеми Хардуер Описание Език), разработена в хиляда деветстотин и осемдесет и третата година. Заповедта е от Пентагона. Целта на поръчката - за да може официално да се опише логиката на всички етапи при разработването на електронни системи. Одобряване на първия стандарт настъпили през хиляда деветстотин и осемдесет и седмата година, а последният - през втората година от две хиляди души.
Verilog HDL е разработен от Gateway Design автомат за вътрешен език симулация. Cadence купил Gateway в хиляда деветстотин и осемдесет и деветата година, и нека Verilog в публичното пространство. За първи път определението на стандарта език настъпили през хиляда деветстотин и деветдесет-петата година, а последният - през две хиляди първата година.
Въпреки че заглавието на следните езици изглежда да е подобен, Verilog HDL и VHDL - в края на краищата, разликите са много. Това са основните неща. Verilog - подобно на езика за програмиране C (синтаксис, "идеология"). Запазени думи са практически отсъстват, а с прост основен проект улеснява проучването, което позволява използването на Verilog за образователни цели. В същото време впечатлява с ефикасност и специализация на езика. В VHDL-голяма гъвкавост и по-широко използване. Този език може да се опише не само цифровата схема, но и други модели. В същото време той загубил тук ефективност и простота. Ако се опише една и съща структура на двата езика, на VHDL ще трябва да използвате три до четири пъти повече символи (ASCII), отколкото Verilog.
Свързани статии