Adder - възел, където аритметична операция се осъществява сумиране на цифрови кодове на две двоични числа. Числата във всеки позиционен номер система се добавят малко по малко. Ето защо, двоични числа могат да бъдат сгънати в присъствието на компоненти, които прилагат сумиране отношение на броя на заустване обмислят евентуалното прехвърляне от следващата LSB. Тези сайтове включват едноцифрен половин ехидна и комбинаторни суматора.
комбинация HS половин разширител за сумиране на две от един бит двоични числа изкуствен интелект и два пъти. полу-ехидна маса истина е показано на фиг. 4.45. а. Si сума, равна на една в случаите, когато устройството е монтирано на входа или на входа ай двупосочно. С едновременното настъпване на входовете образуващи единици носят сигнал Pi + 1.
Булеви изрази, описващи поведението на изходите:
Сигнал се описва с формула Si, по-нататък "логически нееквивалентност" или "сумата от Mod 2", на пренасяне на сигнала - конюнкция на AI и двупосочни.
Функционална схема реализиране данни на зависимост е показана на Фиг. 4.45, б. Схемата се състои от две инвертор порта 2I-2I-OR, клетъчна 2I и две инвертор има два входа и два пъти AI. Изходи - Si и Pi + 1. които са сумата и предаването, съответно.
Апаратът може да се прилага на логически елементи И, ИЛИ (фиг. 4.46, а). Основното изискване за него, е да се получи максимална ефективност с минимален брой последователно свързани елементи.
След половин разширител има два входа и е подходящ за използване в най-маловажния бит суматора (А0. B0). В предаването на изходното p1 може да се случи LSB. усойница, а вторият малко трябва да има три входа - А1. b1. p1. Три вход усойница може да се представи като последователно свързване на две полу-ехидна: първо ниво суми А1. b1 и генерира междинни стойности на сумата и носене. Втората половина-разширител добавя преноса от предишния освобождаване пи междинната сума. Изразите за изходните сигнали могат да бъдат написани в следния вид:
Въз основа на тези изрази могат да бъдат построени две полу-усойница в ехидна.
А един-битова комбинация ехидна SM е предназначена за сумиране три от един бит двоични числа: AI. BI и пи. Тя има два изхода: сума изход - Si и на изхода за носене на следващата цифра - Pi + 1. Входовете AI. двупосочен въведете цифри сумират стойностите на изпълнението, на входа на пи - прехвърляне на стойност от следващата LSB. Trehvhodovogo операция на суматора е показано в таблица. Фигура 4.47. Също така е показано условно графично нотация.
Въз основа на истината маси (. Фигура 4.47, а) превключване функции в PDNF за Si и Si + 1 ще има следния вид:
Минимизиране на получените изрази с помощта Veitch карти (фиг. 4.48).
Намалена логически израз за резултат от прехвърляне към следващата цифра Pi + 1, намирам за Karnaugh карта:
Gi функция поколение покана прехвърляне функция (формация) побитовото -тата малко, и Ti - функция трансфер (разпределение) за прехвърляне на -тата малко. Si = пи Rini.
Анализ за Si таблица показва, че функцията за превключване не се поддава на опростяване. Тогава ние се трансформира така, като се използват правилата на Булева. Комбинирайте първия и четвъртия, втория и третия mintermy и техните общи фактори (PI и) извадени от скобите:
Представяме означението: логично еквивалентност като = (AI BI), логически нееквивалентност Ni = (AI) и напиши
Като се има предвид, че и обратно Ni = Ri =. може да се запише
Тези изрази изглеждат компактни, но те не са сведени до минимум. И все пак може да се реализира минимизиране. Съгласно таблицата истина (вж. Фиг. 4.47. А) може да се заключи, че съчетаването на обърнатия изходния сигнал на логическата сума (AI Ú двупосочен Ú PI) и (AI BI PI), оформен Si:
Ние можем да докажем, че алгебрично. извършване на сигнала в писмена форма
Функционална схема на устройство, направено в съответствие с последните две изразите, показани на фиг. 4.49.
Микросхема K555IM5 - Две-битов пълен разширител извършва допълнение операция на три едноцифрени числа в двоичен с дясната прехвърлянето в напреднала (Фигура 4.50 ..).
Състоянието на изходните нива на верига, в зависимост от състоянията на входовете А. В и PN на съответстват на тези, показани в таблицата на фиг. 4. 47, а. високи и ниски нива на сигнал на изхода на схема S, и Pn + 1 са посочени в присъствието на високи и ниски нива за всички входове чип.
4.6.2 Multi-битов двоичен ехидна
В зависимост от начина на въвеждане на условия кодове суматори са разделени на два типа: серийни и паралелни стъпки.
В зависимост от начина на въвеждане на условия кодове суматори са разделени на два типа: серийни и паралелни стъпки.
Суматорите на първите кодове тип са вписани номера в сериен вид, т.е. цифра по цифра (LSB напред), суматорите от втория вид, всеки от компонентите се подават паралелно форма, т.е.. е. всички заустванията едновременно.
Последователното действието разширител (фиг. 4.51.) Се състои от един-малко пълно разширител SM (D 8), три универсален регистър RG 1, RG 2, RG 3, на пренасяне на сигнала съхранение тригер тип D (D 9), контролната верига, съдържащ джапанки D L, D2 и логическа клетка и, или (D 3, D 4, D 5). Преди да започнете работа регистри спусъци и преведени на оригиналното състояние нулева начална пулса настройка (Reset). След това, от сигнал "запис", тригер D L се прехвърля в едно състояние, и импулси времето те започват изтегляне условия А и Б регистрира RG 1 и RG 2, започвайки с най-незначителните битове. След изтеглени към входа на суматор показва бита a0 и b0 и пренасяне на сигнала P0 = 0, изходът на резултата от суматор сума ще бъде настроен S0 и Р1 пренасяне на сигнала.
С сигнал "Сума"., Устройството се прехвърля в режим побитова аритметични присъединителни номера А и Б. Това време импулси TI подава към всички три регистри едновременно прехвърляне спусък памет. След завършване на резултата от сумиране записани в изходния регистър RG 3 и пренасяне на сигнала D тригер в паметта 9.
Устройството въпросния, с малко промяна дава възможност за голямо разнообразие от схеми на работа.
Недостатъкът на серийни разширители е ниска скорост. Максималното време сумираща схема ЦУМ а = п t0. където t0 - повторение период на сигнала на тактовата честота, а п - битови събираеми. Освен това, в тази конструкция, не е възможно да се упражнява Маншетът, т.е. прехвърли дялове от добавянето на най-важния бит в LSB сумата.
Паралелно тип комбинация усойница се основава на каскадни единствена комбинация битови разширители. Те може да се извърши със сериен, паралелен и трансфер група.
Побитова разширител със сериен трансфер на паралелно действие се състои от отделни бита, всеки от които се състои от един-битов пълен разширител (фиг. 4.52.).
В този тип на разширител се разпределя последователно прехвърля от отговорност за изпълнение на най-малко на сумата от образуването на всеки отделен разряд. При най-неблагоприятни условия, трансферът ще се случи във всички категории с думи. Максималното време за трансфер ще бъде
където t1 - времето на формиране на прехвърлянето на един разряд,
N - броя на битовете на суматора.
Този вид усойница е най-простият от гледна точка на верига строителни и трансфер вериги, но има сравнително ниска скорост.
Типичен представител Раман усойница със сериен трансфер е четири-битов ехидна K155IMZ а.
Свързани статии