След половин разширител - е логическа схема, която генерира сума сигнали (S) и извършване (С) за добавяне на два двоични числа а и б.

От таблицата получаваме:

S = а ¬ б + ¬ а б
С = а б

Тук форма удобен за реализация в ", нито" (интегрирани производители верига обикновено произвеждат няколко логически елементи на един чип, в частност, е широко използван елемент ", нито", съдържаща множество елементи или и няколко елементи не) елементи :

S = а ¬ б + ¬ AB = а (¬ б + ¬ а) + б (¬ а + ¬ б) = ¬¬ (а (¬ б + ¬ а)) + ¬¬ (б (¬ а + б ¬ )) = ¬ (¬ а + ¬ (¬ б + ¬ а)) + ¬ (¬ б + ¬ (¬ а + ¬ б))
С = а б = ¬¬ (а б) = ¬ (¬ а + ¬ б)

Въз основа на тези формули, образуват половината разширител схема:

След половин суматора има широко приложение и неговото освобождаване като един чип, той има своя собствена наименование:

Осъществяване на разделителен нормална форма на полу-ехидна, ние получихме следните булеви функции:

S = а ⊕ б
С = а б

Следователно, прехвърлянето случва с помощта на И, и сумата изходен сигнал, произведен XOR елемент. Фигурата показва половин разширител верига, съставена от тези елементи.

Адер. за разлика от половин суматора е 3 входа възприемат 2 условия и пренос сигнал от предходния етап. Адер нарича операционна компютър възел извършване на аритметична операция на добавяне на две числа. За да се разбере същността на работата на комбинацията от пепелянка, ситуацията в Съединените две единични сумиране на двоични числа:

От примерите (1-4) показват, че ако няма носене от най-маловажният бит, изместването на MSB може да бъде само в един случай, когато и двете числа са равни на единство. Ако има носене от най-маловажният бит, изместването на MSB винаги ще, с изключение на един случай, когато двата термина са равни на нула.

Създаване на операционната маса:

За да добавите два мулти-битови двоични числа за всеки битов изисква един пълен усойница. Само в LSB да направите половин усойница. Фигурата показва схема за добавяне на два четири двуцифрени числа А и Б. Това съединение се произвежда в интегрирана форма. В малкото му значително малко пълен усойница се използва и за да може да се увеличи по освобождаване от отговорност веригата.

А мулти-битов усойница със сериен трансфер:

Изпълнението на операцията в ехидна със сериен трансфер на много повече време добавянето на един-битов ехидна на. В действителност, сигнал C носене 4 може да отнеме една истинска стойност само когато се определи точната стойност на C. 3. Този ред на операциите се нарича сериен трансфер (Ripple Carry).

За да се намали времето за дейността на номера добавяне многобитови, то е възможно да се използват паралелно верига превод (Кери изглежда-напред). В този случай всички сигнали трансфер директно изчисляват от стойностите на входните променливи. За да прехвърлите връзката -тата битов сигнал притежава:

Стойностите на грам аз. R се изчисляват като междинни резултати и пълния суматора. Ето защо, тяхното приготвяне не изисква допълнителни разходи. г Аз сигнал се генерира, когато изпълнението на прехвърлянето се дължи на комбинация от входни променливи аз. б аз. Следователно, тя се нарича функция за трансфер генерирани. сигнал р Аз показва дали предаден в резултат на най-маловажния бит пренос сигнал С и повече. Така че той нарича разпространение функцията на трансфера.

По този начин, можем да извлечем следната формула за изчисляване на кери сигнали:

Въпреки че получените изрази са сложни, образуването на пренасяне на сигнала по всяко освобождаване чрез помощни функции определено само от време на забавяне на разпространението на двата елемента на сигнала. Тези специални функции се изпълняват Раман устройство - схема ускорено прехвърляне.

Схема разширител с паралелно изместване е показано на фиг. Другият фигурата илюстрира паралелен трансфер на устройство в група от четири бита. Тази схема реализира по-горе система от уравнения, получени.

Позоваването

Много добър публикуват. Особено оценено обединение на логическите елементи за изпълнение на операцията сумиране.